Reclocking bei DA-Wandlern ?

[cane2828 0]

Hallo,

 

ich möchte wieder mal eine Frage stellen, die hier evtl. ja auch passende Fachleute trifft...

 

Was ist der Vorteil, wenn man die Daten, die einem DAC-Chip zugeführt werden, durch einen Reclocker schickt ?

Wie funktionieren diese Baugruppen denn genau ?

geben Sie nur die gleichen Daten nur genauer zueinander passend weiter ?

Wer hat schon Erfahrung mit diesem Varianten ?

Ich werde eine solche Schaltung in einem DAC mit

CS8412 - DF1704 - PCM63 mal testen...

 

Dann bis bald, bin schon gespannt,

ob jemand was dazu sagen kann...

 

Viele Grüße, Manfred.

[Witte 0]

Hi Manfred,

 

nur ein Hinweis: DF1704 natürlich auf slow roll off stellen... Höre mal sharp versus soft und berichte.

Und wenn wir schon dabei sind, hat der PCM63 nicht auch eine inv-Umschaltmöglichkeit per 5V auf Pin on the fly schaltbar? Dann plane mal eine Schalter für "INV an" ein und höre USA- und Japan-CDs mal richtig gepolt. Auch ein Spaß...

 

Aber das hört man natürlich alles gar nicht

 

Gruß

 

Klaus

[h_reith 3]

Hi Manfred,

 

Prinzipiell sollte deine solche Schaltung dafür sorgen, dass die Signale am Ausgang alle einen sehr festen und stabilen Bezug zum Takt haben. Vieles, was man über Reclocking so sieht und liest ist vorsichtig ausgedrückt jedoch grenzwertig.

 

Immer, wenn eine Schaltung ein Signal mit dem Takt übernimmt, sollte das zu übernehmende Signal rund um die aktive Flanke stabil sein - also entweder 0 oder 1. Ist dies nicht der Fall, dann weis die Schaltung mit dem Signal nicht wirklich was anzufangen. Je nach Logic kann es dann intern dazu kommen, das dieses Signal quasi schwingt. Es kann auch sein, dass die interne Logic 3-5 mal so lange braucht, bis sie sich auf eine stabilen Zustand geeinigt hat. Bei manchen Logic-Familien sind diese metastabilen Zustände in der Docu definiert, bei anderen nicht.

 

Wenn man jetzt also ein beliebiges digitales Signal an den Eingang von einem FlipFlop legt und dann das Ding mit einem beliebigen Takt versorgt, dann wird man am Ausgang sehr deutliche Sprünge im Signal feststellen. Das Signal am Ausgang wird zwar meistens n Takte lang 0 oder 1 sein - aber manchmal eben auch Werte dazwischen. Das sind dann die Zeitpunkte, zu denen das Eingangssignal rund um die aktive Taktflanke nicht stabil war.

Teilweise behilft man sich dann damit, dass man eine weitere FlipFlop-Stufe nachschaltet. An deren Ausgang sind die Signale dann hoffentlich wieder in einem festen Bezug zum Takt - allerdings werden die Signale dann teilweise um +- einen Taktzyklus in der Länge springen!

 

Wenn du z.B die Schaltung aus deinem Beitrag nimmst und einfach so in die I2S-Signale zwischenschaltest, dann wirst du genau die obigen Effekte bekommen !

 

 

Generell müssen alle Signale bei einem Interface wie dem I2S ein bestimmtes Timing im Verhältnis zum Takt haben. Der Empfänger lliest die Signale ja mit dem entsprechenden Takt ein und er hat dabei genau die Probleme, die oben beschrieben wurden. Sind die Signale rund um die aktive Flanke nicht stabil, dann kann es z.B an einem Wandler dazu kommen, dass er falsche Daten wandelt.

Ein weiteres Problem ist, dass die seriell eingelesenen Daten ja irgendwan in einem festen Zeitraster ausgegeben werden müssen. Das wird gerne irgendwie vom WordClock abhängig gemacht. Wenn der jetzt schwankt, dann kann das Jitter am Ausgang bedeuten.

Manche Wandler haben auch interne noch einen digitalen Filter oder sonstige Stufen und Takten also alles mit dem BitClock. Dann würde sich ein Jitter ergeben, wenn der schwankt.

 

Eine einfach so in die I2S-Signale geschaltete Recklocking-Schaltung wäre also mit sehr hoher Warscheinlichkeit eine Fehler- und Jitter-maschine. Wenn man das selbst macht und wenn es viel arbeit gemacht hat, eventuell sogar noch viel gekostet hat - dann wird sich das natürlich super anhören. Objektiv ist es aber ein Schuß ins Knie.

 

Eine wirklich funktionierene Reclocking-Schaltung muss genau wissen, mit wem sie zusammenarbeiten soll und wie Sender und Empfänger die Signale liefern bzw gerne hätten. Sie muss auf jeden Fall mit einem Takt arbeiten, der möglichst stabil ist und ein festes Verhältnis zu allen Signalen hat. Dann und nur dann kann es sein, dass sie Signale am Ausgang der Schaltung weniger Schwankungen haben wie die am Eingang. Ob das in der Schaltung eine Rolle spielt oder nicht - das kommt auf die Schaltung an.

 

In einer Applikation aus SPDIF-Empfänger, Digitalfilter und Wandler bezieht sich letztlich alles auf den Takt, der aus den SPDIF-Eingangsdaten rekonstruiert werden muss. Das ist also der, der vom Empfängerbaustein geliefert wird. Eine einfache Umsynchronisierung ist so nicht möglich. Wird dies gewünscht, dann muss man sehr, sehr viel rumrechnen. Das machen dann die SRC-Schaltungen.

 

Ein anderer Ansatz besteht darin, einen neuen hochgenauen Takt aufgrund des Taktes vom Empfängerbaustein so nachzuführen, dass er die eher kurzzeitigen Schwankungen des Empfängertaktes ausgleicht, im zeitlichen Mittel aber diesem genau folgt. Ob es dem normalen DIY ohne genügende Erfahrung und entsprechende Messgeräte allerdings gelingt, eine solche Schaltung mit einem geringeren Jitter zu realisieren wie es der Empfängerbaustein tut .... das darf durchaus bezweifelt werden.

[cane2828 0]

Hallo Hubert,

 

Ich hatte ja gehofft, daß Du Dich zu Wort meldest.

Es ist sehr informativ und sehr interesannt, was Du schreibst.

Ich dachte mir schon, das das Reclocking so funktionieren sollte,

aber die Details liegen - wie immer - im Übergang einer theoretischen Schltung in die reale Elektronische Welt. Da ist halt vieles nicht so

sauber und klar, wie in der 0 und 1 Theoriewelt der Chips.

 

Das diese Schaltung evtl. mehr Jitter produziert als ohne, ist ja interesannt. Ich werde es auf alle Fälle mal anhören, das dann berichten,

wie ich es empfinde.

 

Was hat es mit dem asyncronous auf sich ?

Der Takt im Reclocker ist ja mit 100MHz oder so sehr viel höher als der Datentakt der Signale vom Filter zum DAC.

Ist das der Schlüssel warum diese Schaltung einen Sinn machen soll ?

 

Wie ist denn die interne Jitter-Reduzierung im DF1704 zu sehen ?

Hier soll ja der Jitter aus dem Receiver klein gehalten werden ?

Kann ja nur der Zusammenhalt der drei Einzelsignale sein, der Takt selber wird ja aus dem SPDIF bestimmt ?

 

Also dann mal sehen wie es weitergeht...

schönen Vatertag !

Manfred.

[h_reith 3]

Hi Manfred,

 

sofern der Takt der Schaltung kein genaues Vielfaches der Signaltaktrate ist und/oder er nicht Phasenstar mit diesem verknüpft ist, wird die Schaltung den Jitter auf jeden Fall deutlich vergrößern.

 

Bei 100MHz beträgt die Taktdauer 10ns. Das Ausgangssignal wird also Sprünge von min. 10ns aufweisen. Ein sehr guter Empfänger generiert einen Takt mit Schwankungen von 200ps. Der Reclocker mit 100MHz wird den Jitter also um min. Faktor 50 verschlechtern.

 

Aber wieviel braucht man?

Bei 16bit und 44.1kHz entspricht eine Signalverfälschung von einem LSB in etwa einer Zeit von 350ps. Oder andersrum - ein Jitter von unter 350ps geht im Quantisierungsrauschen unter, ein größerer bewirkt eine Reduzierung der Genauigkeit.

Die oben genannten 10ns entsprechen etwa 28 LSBs. In ein 44.1kHz Raster passen etwa 2300 10ns-Fenster hinein, was einer effektiven Auflösung von 11bit entspricht.

 

Jitter ist eine Signalverfälschung wie Klirr, Intermodulation, Rauschen ..... Es ist durchaus möglich, dass es sich mit mehr Jitter besser anhört als ohne. Es gibt auch Leute die stehen auf 10% Klirr.

 

Ob die Schaltung einen Sinn macht, möchte ich lieber nicht beantworten, bzw ist eigentlich schon geschehen.

 

Zu den Innereien des DF1704 kann ich wenig sagen, weil ich mich damit zu wenig beschäftigt habe.